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Xilinx 部分重配置工具和技術(shù)培訓

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        1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術(shù)支持。
        3、培訓合格學員可享受免費推薦就業(yè)機會。

課程對象

具有 HDL（VHDL 或 Verilog）和 Xilinx 設(shè)計方法相關(guān)工作經(jīng)驗、需要使用部分重配置技術(shù)的數(shù)字設(shè)計者

課程概要

1

• 課程介紹
• 部分重配置方法
• 實驗1：部分重配置流程
• 部分重配置設(shè)計建議
• 部分重配置工具流程
• （可選）FPGA 配置簡介
• 部分重配置比特流
• 實驗2：構(gòu)建 HDL ICAP 控制器

2

• 管理時鐘資源
• 管理時序
• 實驗3：部分重配置時序分析和約束
• 嵌入式環(huán)境（EDK）
• 實驗4：EDK 部分重配置
• 部分重配置調(diào)試
• 實驗 5：?ChipScope Pro 工具部分重配置監(jiān)控
• PCIe 內(nèi)核與部分重配置
• (可選)?實驗 6:?構(gòu)建一個快速配置 PCIe 系統(tǒng)
• 課程總結(jié)